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Altera MAX 10 Embedded Memory Manual de usuario Pagina 60

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Shift Register (RAM-based) IP Core References
8
2015.05.04
UG-M10MEMORY
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The Shift Register (RAM-based) IP core contains additional features not found in a conventional shift
register. You can use the memory blocks as a shift-register block to save logic cells and routing resources.
You can cascade memory blocks to implement larger shift registers.
Figure 8-1: Shift Register (RAM-based) IP Core Signals
shift_in[]
clock
clken
aclr
shiftout[]
taps[]
Shift Register (RAM-based) IP Core Signals for MAX 10 Devices
Table 8-1: Shift Register (RAM-based) IP Core Input Signals
Signal Required Description
shiftin[] Yes Data input to the shifter. Input port WIDTH bits wide.
clock Yes Positive-edge triggered clock.
clken No Clock enable for the clock port. clken defaults to VCC.
aclr No Asynchronously clears the contents of the shift register chain. The
shiftout outputs are cleared immediately upon the assertion of the aclr
signal.
Table 8-2: Shift Register (RAM-based) IP Core Output Signals
Signal Required Description
shiftout[] Yes Output from the end of the shift register. Output port WIDTH bits wide.
©
2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are
trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as
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product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device
specifications before relying on any published information and before placing orders for products or services.
ISO
9001:2008
Registered
www.altera.com
101 Innovation Drive, San Jose, CA 95134
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