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Altera Arria V GX FPGA Development Board Manual de usuario Pagina 35

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Chapter 2: Board Components 2–25
Clock Circuitry
November 2013 Altera Corporation Arria V GX FPGA Development Board
Reference Manual
Figure 2–6 shows the default frequencies of all external clocks going to the Arria V GX
FPGA development board.
Figure 2–6. Arria V GX FPGA Development Board Clocks
r
(
p
R
SMA
SMA
50 MHz
50 MHz
50 MHz
50 MHz
100 MHz
100 MHz
100 MHz
100 MHz
100 MHz
50 MHz
100 MHz
100 MHz
100 MHz
100 MHz
125 MHz
125 MHz
125 MHz
625 MHz
156.25 MHz
156.25 MHz
125 MHz
125 MHz
125 MHz
625 MHz
125 MHz
125 MHz
125 MHz
625 MHz
625 MHz
125 MHz
125 MHz
156.25 MHz
125 MHz
125 MHz
148.5 MHz
Default
100 MHz
Default
100 MHz
Default
Buffe
Si570
REFCLK INPUT
Buffer
CLKIN_MAX_50
X7
U56
U51
X6
PCIE_REF_CLK_P/N
REFCLK1A_QL0_P/N
(PCIe)
REFCLK3_A_QL1_P/N
(SFP+)
CLK6
C
L
KINBOTA_P/N[0]
CLKI
N
BO TA _P /N[1]
CLK7
REFCLK2_A_QL1_P/N
(SFP+)
REFCLK4_A_QL2_P/N
(SFP +)
CLKA_125_P/N
CLK0
CLKINA_50
CLK5
U16
U53
Si5388
CLK0
CLK1
CLK2
CLK3
CLK17
CLK19CLKINTOPA_P/N[0]
CLKINTOPA_P/N[1]
J16U25
Bullseye
Connector
Clock Buffer
1:2
B8 B7
B3 B4
QL2
QL1
QL0
QR2
QR1
QR0
REFCLK2_A_QR1_P/N
(C2C, HSM A)
REFCLK0_A_QR0_P/N
C2C)
REFCLK4_A_QR2_P/N
HSMA)
U48
Si5388
CLK0
CLK1
CLK2
CLK3
CLK11
CLK
INB O TB
_P/
N
[
0]
CLKINBOTB_P/N[1]
CLK7
CLK
B_125_P/
N
CLK6
C
LK
I
N
B
_50
CLK
0p
Si571
U53
U13
REFCLK1_B_QL0_P/N
REFCLK2_B_QL1_P/N
(C2C)
C
LK15
CLK
20
C
L
KINTOPB
_
P
/N[0]
C
L
KINTOPB
_
P
/N[
1
]
Si5388
REFCLK0_B_QL0_P/N
(C2C)
CLK0
CLK1
CLK2
CLK3
REFCLK4_B_QL2_P/N
(C2C)
U34
REFCLK2_B_QR1_P/N
(FM C)
REFCLK1_B_QR0_P/N
(HSMB, SDI)
REFCLK3_B_QR2_P/N
(FM C)
B8 B7
B3 B4
QL2
QL1
QL0
QR2
QR1
QR0
EFCLK0_B_QR0_P/N
(HSMB, SDI)
U52
Si5388
CLK0
CLK1
CLK2
CLK3
SDI (148.5 M/148.35 M)
(
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