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Altera Data Conversion HSMC Manual de usuario Pagina 19

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Chapter 2: Board Components and Interfaces 2–13
Component Interfaces
© November 2008 Altera Corporation Data Conversion HSMC Reference Manual
D/A Converter Clocks
Figure 2–6 shows the components involved in selecting the clock signal to be sent to
the DAC5672 (U3 for channels A and B). J15 (channel A) or J17 (channel B) selects the
D/A clock from the FPGA clock A, the FPGA clock B, or the SMA clock (J26 and J30).
The selected D/A clock passes through a differential to LVDS clock multiplexer (U11
for channel A, U12 for channel B), which provides the clock signal to 2-bit high-speed
differential receiver FIN1028, which in turn outputs clock to the DAC5672 (refer to
“D/A Converter Clock Select Jumper (J15, J17)” on page 2–4.)
Figure 2–6. D/A Converter Clocking Options
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