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Altera Cyclone V E FPGA Development Board Manual de usuario Pagina 22

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2–14 Chapter 2: Board Components
FPGA Configuration
Cyclone V E FPGA Development Board March 2013 Altera Corporation
Reference Manual
Figure 2–4 shows the PFL configuration.
f For more information on the following topics, refer to the respective documents:
■ Board Update Portal, PFL design, and flash memory map storage, refer to the
Cyclone V E FPGA Development Kit User Guide.
■ PFL megafunction, refer to Parallel Flash Loader Megafunction User Guide.
FPGA Programming over External USB-Blaster
The JTAG chain header provides another method for configuring the FPGA using an
external USB-Blaster device with the Quartus II Programmer running on a PC. To
prevent contention between the JTAG masters, the embedded USB-Blaster is
automatically disabled when you connect an external USB-Blaster to the JTAG chain
through the JTAG chain header.
Figure 2–4. PFL Configuration
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